FLIP­FLOP

A. Pengertian

Flip­flop adalah keluarga multivibrator yang mempunyai dua keadaaan stabil atau disebut Bistabil Multivibrator. Rangkaian flip­flop mempunyai sifat sekuensial karena sistem kerjanya diatur dengan jam atau pulsa, yaitu sistem­sistem tersebut bekerja secara sinkron dengan deretan pulsa berperiode T yang disebut jam sistem (System Clock atau disingkat menjadi CK) seperti yang ditunjukkan dalam gambar:

B. Macam ­macam Flip­Flop

1. RS Flip­Flop
2. CRS Flip­Flop
3. D Flip­Flop
4. T Flip­Flop
5. J­K Flip­Flop 

1. RS FLIP FLOP

• RS¬FF adalah flip¬flop dasar yang memiliki dua masukan yaitu R (Reset) dan S (Set) dan mempunyai 2 jalan keluar Q dan Qnot (Q atasnya digaris). 
• Simbol¬simbol yang ada pada jalan keluar selalu berlawanan satu dengan yang lain. 
• Bila S diberi logika 1 dan R diberi logika 0, maka output Q akan berada pada logika 0 dan Q not pada logika 1. 
• Bila R diberi logika 1 dan S diberi logika 0 maka keadaan output akan berubah menjadi Q berada pada logik 1 dan Q not pada logika 0. 
• Sifat paling penting dari Flip¬Flop adalah bahwa sistem ini dapat menempati salah satu dari dua keadaan stabil yaitu stabil I diperoleh saat Q =1 dan Q not = 0, stabil ke II diperoleh saat Q=0 dan Q not = 1

Tabel Kebenaran RS Flip Flop

Yang dimaksud kondisi terlarang yaitu keadaaan yang tidak diperbolehkan dimana kondisi output Q sama dengan Q not yaitu pada saat S=0 dan R=0

Yang dimaksud dengan kondisi memori yaitu saat S=1 dan R=1, output Q dan Qnot akan menghasilkan perbedaan yaitu jika Q=0 maka Qnot = 1 atau sebaliknya jika Q=1 maka Q not =0 

Diagram Pewaktuan RS Flip Flop

Keluaran Q menjadi tinggi ketika R menjadi rendah, dan Q kembali kepada rendah pada saat S menjadi rendah.

2. CRS FLIP FLOP

• CRS Flip¬flop adalah clocked RS¬FF yang dilengkapi dengan sebuah terminal pulsa clock. 
• Pulsa clock ini berfungsi mengatur keadaan Set dan Reset. 
• Bila pulsa clock berlogika 0, maka perubahan logika pada input R dan S tidak akan mengakibatkan perubahan pada output Q dan Qnot. 
• Akan tetapi apabila pulsa clock berlogika 1, maka perubahan pada input R dan S dapat mengakibatkan perubahan pada output Q dan Q not. 

Tabel Kebenaran CSR Flip Flop

Keterangan: 

Qn = Sebelum CK

Qn +1 = Sesudah CK 

3. D FLIP FLOP

• D flip­flop adalah RS flip­flop yang ditambah dengan suatu inventer pada reset inputnya.
• Sifat dari D flip­flop adalah bila input D (Data) dan pulsa clock berlogika 1, maka output Q akan berlogika 1
• Bila input D berlogika 0, maka D flip­flop akan berada pada keadaan reset atau output Q berlogika 0.

Tabel Kebenaran D Flip Flop

4. T FLIP FLOP

• Rangkaian T flip¬flop atau Togle flip¬flop dapat dibentuk dari modifikasi clocked RSFF, DFF maupun JKFF. 
• TFF mempunyai sebuah terminal input T dan dua buah terminal output Q dan Qnot. 
• TFF banyak digunakan pada rangkaian Counter, frekuensi divider dan sebagainya. 

Tabel Kebenaran T Flip Flop

5. JK FLIP FLOP

• JK flip flop mirip dengan T flip flop dengan 2 tambahan masukan J dan K

Tabel Kebenaran JK Flip Flop